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设有一个64K×32位的存储器(每个存储单元为32位),其存储单元的地址宽度为【 】。
A、15
B、16
C、30
D、32
B
【解析】
64K×32位的存储器(每个存储单元含32位)有64K个存储单元,即216个存储单元,地址编号的位数为16。
设机器字长为8,则-0的【 】表示为11111111。
已知x=-31/64,若采用8位定点机器码表示,则[x]补=【 】。
已知x=-31/64,若采用8位定点机器码表示,则[x]原=【 】。
机器字长确定后,【 】运算过程中不可能发生溢出。
十六进制数92H的八进制表示为【 】。
若下列编码中包含奇偶校验位,且无错误,则采用偶校验的编码是【 】。
在定点二进制运算中,减法运算一般通过【 】来实现。
如果浮点数的尾数用补码表示,则【 】是规格化的数。
机器字长为8位,定点整数X的补码用十六进制表示为B6H,则其反码用十六进制表为【 】。
将多项式27+25+22+20表示为十进制数,值为【 】。
某一SRAM芯片,其容量为1024×8位,除电源和接地端外,该芯片最少引出线数为【 】。
某一SRAM芯片,容量为512×8位,除了电源和接地端外,该芯片引出线的最少数目应该为【 】。
某机器CPU可寻址的最大存储空间为64KB,存储器按字节编址,CPU的数据总线宽度为8位,可提供一个控制器信号为RD。目前,系统中使用的存储器容量为8KB,其中4KB为ROM。拟采用2K×8位的ROM芯片,其地址范围是0000H~0FFFH。4KB为ROM,拟采用4K×2位的RAM芯片,其地址范围为4000H~4FFFH。(1)需要RAM和ROM芯片各多少片?(2)画出CPU与存储器之间的连接图(译码器自定)。
用若干个2K×4位芯片组成一个8K×8位存储器,则地址0B1FH所在芯片的最小地址是【 】。
某计算机主存容量为64KB,其中ROM区为4KB,其余为RAM区,按字节编址。现要用2K×8位的ROM芯片和4K×4位的RAM芯片来设计该存储器,则需要上述规格的ROM芯片数和RAM芯片数分别是【 】。
某计算机存储器按字节编址,主存在址空间大小为64MB,现用4M×8位芯片组成32MB的主存储器,则存储器地址寄存器MAR的位数至少是【 】。
某容量为256MB的存储器由若干4M×8位的DRAM芯片构成,该DRAM芯片的地址引脚和数据引脚的总数是【 】。
一个512KB的存储器,其地址线和数据线的总和是__________。
某机字长32位,主存储器按字节编址,现有4种不同长度的数据(字节、半字、单字、双字),请采用一种既节省存储空间,又能保证任何长度的数据都在单个存取周期内完成读/写的方法,将一批数据顺序地存入主存,画出主存中数据的存放示意图。这批数据共有10个,它们依次为字节、半字、双字、单字、字节、单字、双字、半字、单字、字节。
采用虚拟存储器的目的是【 】。
动态RAM的刷新是以【 】为单位进行的。
下列关于存储器的描述,正确的有【 】。
某机主存的读写周期为1μs。今采用增设Cache方案和采用多体交叉存取方案来使其有效访问周期减少到0.2μs,试问:① 设Cache的命中率为90%,则Cache的读写周期应为多少才能满足要求?② 设在多体交叉存取访问时,产生存储体访问冲突的概率为10%,则应有多少存储体并行工作才能满足要求?
设某计算机采用单地址格式,指令和数据的长度均为4个字节,存储系统由Cache和主存组成,Cache的存取周期为40μs,命中率为90%。若程序中访存指令(访问存储系统以存取数据)占80%,且机器运行程序的速度为每秒400万条指令。试问该主存的供数率是多少?又若不配置Cache,在同样的机器速度下,主存的供数率是多少?
评价磁记录方式的基本因素一般有__________、__________和__________。
下列有关RAM和ROM的叙述中,正确的是【 】。I. RAM易失性存储器,ROM是非易失性存储器II. RAM和ROM都是采用随机存取的方式进行信息访问III. RAM和ROM都可用作CacheIV. RAM和ROM都需要进行刷新
下列各类存储器中,不采用随机存储方式的是【 】。
关于闪存(Flash Memory)的叙述中,错误的是【 】。
按照刷新周期方式不同,可将DRAM的刷新分为_________、_________和_________。
MOS半导体存储器可分为_________、_________两种类型,其中_________需要刷新。