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一个512KB的存储器,其地址线和数据线的总和是__________。
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【解析】
512KB的存储器有19根地址线,8根数据线,总和为27根。
动态RAM是依靠__________来存储信息的。
半导体动态RAM和静态RAM的主要区别是____________________。
将8421BCD码(001100000001)BCD转换为十六进制的结果是什么?
下列关于计算机性能的说法,正确的是【 】。
假定某基准程序A在某计算机上的运行时间为100s,其中90s为CPU时间,其余为I/O时间。若CPU速度提高50%,I/O速度不变,则运行程序A所耗费的时间是【 】。
某计算机主频为1.2GHz,其指令分为4类,它们在基准程序中所占比例及CPI如下表所示。指令类型所占比例CPIA50%2B20%3C10%4D20%5该机的MIPS是【 】。
下列选项中,描述浮点数操作速度指标的是【 】。
下列存储器中,汇编语言程序员可见的是【 】。
采用虚拟存储器的目的是【 】。
设有一个64K×32位的存储器(每个存储单元为32位),其存储单元的地址宽度为【 】。
某机字长32位,主存储器按字节编址,现有4种不同长度的数据(字节、半字、单字、双字),请采用一种既节省存储空间,又能保证任何长度的数据都在单个存取周期内完成读/写的方法,将一批数据顺序地存入主存,画出主存中数据的存放示意图。这批数据共有10个,它们依次为字节、半字、双字、单字、字节、单字、双字、半字、单字、字节。
某一SRAM芯片,容量为512×8位,除了电源和接地端外,该芯片引出线的最少数目应该为【 】。
某机器CPU可寻址的最大存储空间为64KB,存储器按字节编址,CPU的数据总线宽度为8位,可提供一个控制器信号为RD。目前,系统中使用的存储器容量为8KB,其中4KB为ROM。拟采用2K×8位的ROM芯片,其地址范围是0000H~0FFFH。4KB为ROM,拟采用4K×2位的RAM芯片,其地址范围为4000H~4FFFH。(1)需要RAM和ROM芯片各多少片?(2)画出CPU与存储器之间的连接图(译码器自定)。
用若干个2K×4位芯片组成一个8K×8位存储器,则地址0B1FH所在芯片的最小地址是【 】。
某一SRAM芯片,其容量为1024×8位,除电源和接地端外,该芯片最少引出线数为【 】。
某计算机主存容量为64KB,其中ROM区为4KB,其余为RAM区,按字节编址。现要用2K×8位的ROM芯片和4K×4位的RAM芯片来设计该存储器,则需要上述规格的ROM芯片数和RAM芯片数分别是【 】。
某计算机存储器按字节编址,主存在址空间大小为64MB,现用4M×8位芯片组成32MB的主存储器,则存储器地址寄存器MAR的位数至少是【 】。
某容量为256MB的存储器由若干4M×8位的DRAM芯片构成,该DRAM芯片的地址引脚和数据引脚的总数是【 】。
若有存储总线宽度为64位,总线时钟频率为1GHZ,在总线上传输一个数据支地址需要一个的时钟周期,不支持突发传送,若该总线连接CPU和主存,主存每次准备个64位数据需要6ns,主存块大小为32B,则读取一个主存块时间为【 】。
某计算机的CPU有30根地址线 ,按字节编址,CPU和主存芯片连接时,要求主存芯片占满所有可能存储地址空间,并且RAM区和ROM区所分配的容量大小比为3:1。若ROM在连续高地址区,则ROM的地址范围【 】。
试述带有Cache的内存储器的读写原理。
Cache存储器中保存的字块和__________中相应的字块保持一致。
某机主存的读写周期为1μs。今采用增设Cache方案和采用多体交叉存取方案来使其有效访问周期减少到0.2μs,试问:① 设Cache的命中率为90%,则Cache的读写周期应为多少才能满足要求?② 设在多体交叉存取访问时,产生存储体访问冲突的概率为10%,则应有多少存储体并行工作才能满足要求?
评价磁记录方式的基本因素一般有__________、__________和__________。
以下关于SRAM(静态随机存储器)和DRAM(动态随机存储器)的说法中,正确的是【 】。
以下关于计算机系统中高速缓存(Cache)的说法中,正确的是【 】
以下存储器中,需要周期性刷新的是【 】。
某计算机的Cache共有16块,采用2路组相联映射方式(即每组两块),每个主存块大小为32字节,按字节寻址,主存单元129所在主存块应装入到的Cache组号是【 】。