计算机组成原理-考研试题(北京航空航天大学 1998年 Cache存储器)

问答题（1998年北京航空航天大学）

某计算机的存储系统是由Cache、主存和磁盘组成的虚拟存储系统。若一字在Cache中，访问它需要时间T1ns；若字不在主存中，将其从磁盘装入主存需要T2ns，主存访问时间为T3ns，若Cache的命中率为p1，主存命中率为p2，求出该存储系统的平均字访问时间。

答案解析

p1概率的Cache命中，访问Cache的时间是T1ns。Cache不命中的情况下由于CPU和主存之间有直接通路，所以CPU对主存的访问时间就是T3ns。对于主存不命中的情况，由于CPU到辅存没有直接...

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讨论

计算机组成原理

某机器CPU可寻址的最大存储空间为64KB，存储器按字节编址，CPU的数据总线宽度为8位，可提供一个控制器信号为RD。目前，系统中使用的存储器容量为8KB，其中4KB为ROM。拟采用2K×8位的ROM芯片，其地址范围是0000H~0FFFH。4KB为ROM，拟采用4K×2位的RAM芯片，其地址范围为4000H~4FFFH。（1）需要RAM和ROM芯片各多少片？（2）画出CPU与存储器之间的连接图（译码器自定）。

CPU对主存储器进行读/写操作，应该分别给出哪些信息？

衡量一个主存储器的主要指标性能有哪些？

下列关于存储器的描述，正确的有【】。

某一SRAM芯片，容量为512×8位，除了电源和接地端外，该芯片引出线的最少数目应该为【】。

动态RAM的刷新是以【】为单位进行的。

某一SRAM芯片，其容量为1024×8位，除电源和接地端外，该芯片最少引出线数为【】。

【】类型的存储器速度最快。

SRAM靠_________存储信息。DRAM靠_________存储信息。_________存储器需要定时刷新，刷新方式有_________和_________。

MOS半导体存储器可分为_________、_________两种类型，其中_________需要刷新。

Cache存储器

某计算机的Cache共有16块，采用2路组相联映射方式（即每组两块），每个主存块大小为32字节，按字节寻址，主存单元129所在主存块应装入到的Cache组号是【】。

高速缓冲存储器中保存的信息是主存信息的__________。

Cache存储器中保存的字块和__________中相应的字块保持一致。

试述带有Cache的内存储器的读写原理。

以下关于计算机系统中高速缓存(Cache)的说法中，正确的是【】

某机主存的读写周期为1μs。今采用增设Cache方案和采用多体交叉存取方案来使其有效访问周期减少到0.2μs，试问：① 设Cache的命中率为90%，则Cache的读写周期应为多少才能满足要求？② 设在多体交叉存取访问时，产生存储体访问冲突的概率为10%，则应有多少存储体并行工作才能满足要求？

在主存—Cache存储系统中，当写操作Cache命中时有_________和_________两种更新策略，当写操作不命中是有_________和_________两种更新策略。

设某计算机采用单地址格式，指令和数据的长度均为4个字节，存储系统由Cache和主存组成，Cache的存取周期为40μs，命中率为90%。若程序中访存指令（访问存储系统以存取数据）占80%，且机器运行程序的速度为每秒400万条指令。试问该主存的供数率是多少？又若不配置Cache，在同样的机器速度下，主存的供数率是多少？

解决多处理机系统中各Cache数据一致性问题的主要方法有软件方法、采用总线监测机制和采用__________方法。

在CPU和主存之间设置“ Cache”的作用是为了解决【】的问题。

存储器系统

某计算机主存容量为64KB，其中ROM区为4KB，其余为RAM区，按字节编址。现要用2K×8位的ROM芯片和4K×4位的RAM芯片来设计该存储器，则需要上述规格的ROM芯片数和RAM芯片数分别是【】。

某计算机存储器按字节编址，主存在址空间大小为64MB，现用4M×8位芯片组成32MB的主存储器，则存储器地址寄存器MAR的位数至少是【】。

某容量为256MB的存储器由若干4M×8位的DRAM芯片构成，该DRAM芯片的地址引脚和数据引脚的总数是【】。

某机字长32位，主存储器按字节编址，现有4种不同长度的数据（字节、半字、单字、双字），请采用一种既节省存储空间，又能保证任何长度的数据都在单个存取周期内完成读/写的方法，将一批数据顺序地存入主存，画出主存中数据的存放示意图。这批数据共有10个，它们依次为字节、半字、双字、单字、字节、单字、双字、半字、单字、字节。

按照刷新周期方式不同，可将DRAM的刷新分为_________、_________和_________。

若有存储总线宽度为64位，总线时钟频率为1GHZ，在总线上传输一个数据支地址需要一个的时钟周期，不支持突发传送，若该总线连接CPU和主存，主存每次准备个64位数据需要6ns，主存块大小为32B，则读取一个主存块时间为【】。

半导体动态RAM和静态RAM的主要区别是____________________。

动态RAM是依靠__________来存储信息的。

一个512KB的存储器，其地址线和数据线的总和是__________。

目前微机中使用的半导体存储器包括哪几种类型？它们各有哪些特点？分别适用于什么场合（请从存取方式、制造工艺、速度、容量等各个方面讨论）？人们常说的内存是指这其中的哪一种或哪几种类型？